组合逻辑电路从本质上讲，不存储任何信息。它们只是简单的响应输入信号，产生符合输入的某个逻辑表达式结果的输出。
而时钟电路是拥有自己的状态的，时序电路某一个状态除了依赖当前的输入外，还依赖电路的上一个状态。
而想要电路拥有自己的状态并可以基于这个状态进行计算，必须在组合逻辑电路中引入存储设备和控制存储设备的周期性变化的时钟信号。
引入存储设备是容易理解的，没有存储设备的电路当然是没有自己的状态的，因为它没有存储状态信息的载体，存储器就是存储电路状态信息的载体。
而时钟周期的作用相对就不是那么容易理解，举个例子来理解时钟信号的作用：
来看一个没有时钟信号的组合逻辑电路：
前面说过，逻辑门总是活动的，一旦一个逻辑门的输入改变，则输出会在很短的时间内发生改变。
但是需要注意的是，这个“很短时间内”的描述。由于元器件的质量/种类不同、路线的长度不同等物理因素的限制，不同的输入到达输出的时间是不同的。
比如图中，c 输入到达下方的与门与到达上方的与门的两条路线中，到达下方与门的路线多出了一个非门。那么 c 信号到达上方的与门自然要比到达下方的与门的速度快。
所以当 c 信号发生改变时，有一段时间内，F 端的输出是错误的，因为 A&&C 已经到达 F 端但 B&&!C 还没有到达，也就是说 F1 是比 F0 到达的慢的，存在延迟，如下图所示：
这种情况被称为“毛刺”。
虽然毛刺出现的时间是很短暂的，但是对于一个电路系统的输出来说却是致命的。如果在发生毛刺的时间内将错误的输出写入存储器，接下来的逻辑会一错再错并让人摸不到头脑。
而时序电路则不会出现上述问题，将A/B/C的输入到F的输出看作一个完整的动作，在一个时钟周期内完成。那么，A/B/C的输入将在时钟沿触发，F也将在时钟沿采集结果。而在采集结果时，F的输出已经跨越了毛刺处于稳定状态。当然，这样时一个钟周期内高电平持续的时间必须足够使 F 输出达到稳定状态。
这样，下一个动作（发生在下一个时钟周期）如果基于 F 输出，将得到正确的结果。这是时序电路与普通逻辑电路的区别之一：对毛刺的容忍。
可以看到，通过时钟周期，组合逻辑电路中输入的变化可以看作一个一个的动作。而在一个时钟周期内，电路完成一个最基本的动作，保证下个时钟周期的动作可以获取正确的电路状态。
如果无法理解电路按动作的意义，看一个非常简单的例子：
int a=0;
int b=a;
需要将 a=0 执行完后，执行 b=a 才有意义。a=0没有执行完成或未执行时，b=a 的执行完全没有意义。这就是程序按指令运转的重要性，正如电路按动作运转的重要性。
时钟周期将一个一个的动作隔离开来，确保每个动作在执行时，上一个动作已经完全执行完成了。而存储器则记录电路的状态，每个动作的执行结果放在存储器中供下个动作使用。
这正是CPU所需要的，CPU执行一条一条的指令正可以看作一个一个的动作（当然这里并不是指的一条指令，CPU的基本动作是比指令更加细化的单位，尤其是在流水线的引入之后。指令正是由一个个基本的动作构成的，这些基本动作指的是取指令/指令译码/指令执行/访存/写回/PC增加等等）。
时钟周期像人类的心跳，CPU随着时钟节拍快速又有条不紊的运行。正如前面所说，一个时钟周期必须足够CPU完全完成耗时最长的基本动作，时钟周期对于不同的CPU来说并不是固定的，确定一个CPU的时钟周期也是一个非常复杂的任务。
2.支持反馈逻辑
如果要实现一个计数器，如果用非时序电路实现是这样的：
上述电路是完全无法使用的，电路的下一个输出依赖电路现在时刻的状态，除了上一节所述的毛刺现象会造成结果的不可预计外，电路本身的逻辑存在死循环。
要支持反馈逻辑，必须使用寄存器将结果暂存起来，由时钟沿控制数据的反馈更新。
说完了时序电路的特性，看看时序电路如何组成处理器。
时序电路构成处理器
可以看到，一个最基本的处理器是这样一个电路：
1. 可以完成逻辑的运算。
2. 电路需要有自己的状态。
3. 每一个输出除了基于输入和处理逻辑外，还需要基于当前电路的状态。
时序电路可以很好的满足上述特性。对于时序电路来说，时钟脉冲便是电路的心跳，而寄存器是协同整个电路按心跳节拍运转的动脉瓣。
大多数时候，寄存器处于一种稳定状态，产生的输出等于它的当前状态。信号沿着寄存器前面的组合电路传播。这时产生一个新的寄存器输入，但当当前时钟脉冲处于低电位时，寄存器的输出仍保持不变。直到时钟脉冲变为高电位，输入信号便写入到寄存器中，成为下一个状态。直到下一个时钟上升沿，寄存器的状态和输出都不会发生改变。
电信号畅通无阻的在组合电路中传播，而寄存器就成为这种传播的屏障。只有在每个时钟的上升沿时，信号才可以通过寄存器进入下一个组合电路。
而一个个的组合电路执行着不同的动作，对于整个电路而言，时钟脉冲与寄存器的配合使得电路在每个动作执行完成后才会执行下一个动作。处理器在一个时钟周期内，执行完一个动作并把状态更新到寄存器。直到下一个时钟周期再执行下一个动作，此时上个动作已经完全执行完成了，而电路的最新状态也已经通过寄存器传播到了负责当前动作的电路中来。
换个角度，时钟周期保证了每个周期结束时，这个周期内的输入已经完整的转化为了输出。而这个输出保存在寄存器内供下个周期的动作使用。时钟周期和寄存器的配合将电路要执行的动作与动作之间隔离开来。一个一个动作有条不紊的执行，周而复始。
上面便是一个最简单的处理器结构，左边标识了每部分电路对应的动作。
可以使一个时钟周期内执行完成整个指令执行（上述所有动作），这样下一个时钟周期执行下一条指令时可以保证上条指令可以执行完成。虽然这样时钟周期会长到让人难以接受，但它保证了指令流的正常流转。
可以想象，这样一个完整的过程是从读PC计数器数值并取指令开始的。PC计数器中的数值造成了后面一系列电路状态的变化，在PC不改变时，电路处于一个稳定的状态，也就是完整执行完一个指令的状态。
而当PC计数器一旦发生改变，将引起整个电路的新一轮的状态改变。指令执行的最后一个动作便是改变PC计数器，这样在下一个时钟周期，整个电路将执行新的指令。
或者可以将负责各个动作的电路间用寄存器隔离开来，一个时钟周期内只执行一个动作而不是一条指令，这样可以大大加快电路的整体效率。事实上流水线便是这样做的，为了更高的效率，许多流水线的层级非常深，一个取指/译码/执行三个动作可能被拆分成十五个甚至更多个动作。这样一个时钟周期内，就可以处理多条指令（当然它们处于不同的动作阶段）。
典型的流水线简图如下：
用寄存器将负责每一个动作的模块隔离开来，然后将时钟周期设为每个模块刚好可以向本模块寄存器写入数据的时间（而不是信号从头传播到尾的时间）。这样一个时钟周期内，每个模块都执行一次完整的动作。在单个时钟周期内，每个模块在服务不同的指令，而不是所有模块服务同一个指令（如果这样则每个模块只在高电平持续时间的一小块时间内工作）。在单位时间内，整个逻辑电路服务的指令总数大大增加，也就是吞吐量得到了增加。
因为增加了电路的复杂性，对于一条指令而言，从头走到尾所需的时间变长了，但对整个电路而言，吞吐量增加了。这便是流水线机制的意义。
我们在试图理解流水线的动作时，不要将关注点放在逻辑电路上，而要将关注点放在寄存器值的变化上。因为组合逻辑电路不受时钟信号影响，仅负责信号的传播，真正依赖时钟信号的是寄存器的写入行为。我们的目标便是寄存器的值随着时钟周期发生正确的变化。当组合逻辑A前的输入（也就是PC寄存器值）发生变化后，每过一个时钟周期，该变化便依次传递到后面模块的寄存器中。
流水线听起来很完美，但也存在一些缺陷。比如很难将各个模块的延迟变为一致的，整个电路的速度将受限于最慢的模块。时钟周期必须大于最慢模块的整体计算时间，这就给其它模块带来了延迟。另外，流水线的层级也并非是越深越好。随着流水线层架的加深，寄存器的增多将导致整体电路延迟的增加，当层级到达一定深度时，该延迟占用总计算时间的比例增大，造成收益的减小。
指令如流水一样进入处理器，而不是一条指令执行完成后下一条指令才进入处理器。虽然将指令的执行拆分成多个小动作会带来许多麻烦，比如流水线冒险，但其带来的吞吐量及缩短时钟周期的收益是值得花费精力来解决这些麻烦的。
一个最基本的处理器的实现需要组合逻辑电路和两种存储设备：时钟寄存器（程序计数器和指令状态寄存器）和随机访问存储器（指令内存/数据内存和寄存器文件）。
组合逻辑不需要任何时序或控制，只要输入变化了，值就通过逻辑门网络传播。
那么还有四个硬件需要用时序控制：程序计数器/指令状态寄存器/数据内存和寄存器文件。因为时序控制的都是写入操作，而指令内存不需要写入操作，所以也不需要时序控制。
时钟脉冲控制着上述四个元器件的写入操作。时钟信号触发将值写入到指令状态寄存器和随机访问存储器。
处理器真的是一个非常宏大的话题，笔者能力极其有限，只能尽量的从非常宏观的角度上描述一下对处理器的认识（依然很吃力），如果有疑问欢迎评论区讨论。